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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]在基底管芯上包括半导体管芯和散热器的堆叠半导体架构-CN201811456414.X在审
发明人： E.A.伯顿 -专利权人：英特尔公司
申请日： 2018-11-30 - 公布日： 2019-07-16 - 主分类号： H01L23/373 文献下载
摘要：描述了在堆叠半导体管芯之间设置了散热器的堆叠半导体管芯架构以及用于形成这种架构的技术。堆叠半导体管芯架构可被包括在半导体封装中或者用于形成半导体封装。堆叠半导体管芯架构能包括：（i）基底管芯；（ii）布置在基底管芯上的多个堆叠半导体管芯；以及（iii）至少一个散热器，设置在多个堆叠半导体管芯之间的一个或多个间隙中，或者设置在基底管芯上与多个堆叠半导体管芯邻近的一个或多个区域中散热器能帮助管芯的热管理，这能帮助改进堆叠半导体管芯架构的功率密度。还描述了至少一个其它堆叠半导体管芯架构。
半导体管芯堆叠散热器架构基底管半导体封装半导体架构热管理管芯邻近帮助改进

[发明专利]半导体结构和形成半导体结构的方法-CN201910517224.2有效
发明人：陈明发;陈宪伟;余振华 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-06-14 - 公布日： 2021-10-22 - 主分类号： H01L23/34 文献下载
摘要：方法包括形成第一管芯结构。第一管芯结构包括接合至载体的管芯堆叠件和堆叠的伪结构。形成第二管芯结构。第二管芯结构包括第一集成电路管芯。通过将管芯堆叠件的最顶集成电路管芯接合至第一集成电路管芯，将第一管芯结构接合至第二管芯结构。管芯堆叠件的最顶集成电路管芯是管芯堆叠件距离载体最远的集成电路管芯。对第一管芯结构实施分割工艺以形成多个单独的管芯结构。分割工艺将堆叠的伪结构分割成多个单独的堆叠的伪结构。本发明还涉及半导体结构和形成半导体结构的方法。
半导体结构形成方法

[发明专利]封装结构-CN202110584549.X在审
发明人：陈明发;叶松峯;刘醇鸿;史朝文 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-05-27 - 公布日： 2021-10-19 - 主分类号： H01L25/16 文献下载
摘要：一种封装结构包括第一管芯、管芯堆叠结构、支撑结构以及绝缘结构。所述管芯堆叠结构接合到所述第一管芯。所述支撑结构设置在所述管芯堆叠结构上。所述支撑结构的宽度大于所述管芯堆叠结构的宽度并且小于所述第一管芯的宽度。所述绝缘结构至少在侧向上包裹在所述管芯堆叠结构及所述支撑结构周围。
封装结构

[发明专利]高速存储器系统集成-CN202011515332.5在审
发明人： S·富岛;D·马利克;A·科克 -专利权人：英特尔公司
申请日： 2020-12-21 - 公布日： 2021-12-10 - 主分类号： H01L25/18 文献下载
摘要：本文公开的实施例包括多管芯电子封装。在实施例中，电子封装包括封装衬底和电耦合到封装衬底的第一管芯。在实施例中，管芯堆叠体阵列电耦合到第一管芯。在实施例中，管芯堆叠体阵列在第一管芯与封装衬底之间。在实施例中，管芯堆叠体中的各个管芯堆叠体包括布置在垂直堆叠体中的多个第二管芯。
高速存储器系统集成

[发明专利]集成电路封装及其形成方法-CN201910588978.7在审
发明人：胡致嘉;陈明发;叶松峯 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-07-02 - 公布日： 2020-10-30 - 主分类号： H01L25/18 文献下载
摘要：一种集成电路封装包括集成电路结构、第一管芯堆叠及虚设管芯。第一管芯堆叠包括多个第一管芯结构且在第一管芯堆叠的第一侧处结合到集成电路结构。虚设管芯包括多个衬底穿孔，位于第一管芯堆叠旁边且在第一管芯堆叠的第一侧处电连接到集成电路结构。在一些实施例中，虚设管芯的衬底穿孔的高度与第一管芯堆叠的高度相同。
集成电路封装及其形成方法

[发明专利]集成电路封装件及其形成方法-CN201811382026.1有效
发明人：陈宪伟;陈明发;余振华 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-11-20 - 公布日： 2021-10-22 - 主分类号： H01L25/075 文献下载
摘要：封装件包括：管芯堆叠件，接合至载体，管芯堆叠件包括第一集成电路管芯，第一集成电路管芯是管芯堆叠件中距载体最远的集成电路管芯，第一集成电路管芯的前侧面向载体；管芯结构，接合至管芯堆叠件，管芯结构包括第二集成电路管芯，第一集成电路管芯的背侧与第二集成电路管芯的背侧物理接触，第一集成电路管芯的背侧与第一集成电路管芯的前侧相对；散热结构，接合至与管芯堆叠件相邻的管芯结构；以及密封剂，沿着管芯堆叠件的侧壁和散热结构的侧壁延伸
集成电路封装及其形成方法

[发明专利]用于测试堆叠管芯的系统和方法-CN201210398031.8有效
发明人：桑迪·库马·戈埃尔 -专利权人：台湾积体电路制造股份有限公司
申请日： 2012-10-18 - 公布日： 2014-01-29 - 主分类号： G01R31/00 文献下载
摘要：本发明公开了用于测试管芯堆叠件中的管芯并且插入修复电路的系统和方法，当启用修复电路时，该修复电路补偿管芯堆叠件中的延迟缺陷。确定管芯内和管芯间时序裕量值以确立管芯堆叠件中哪个管芯或者哪些管芯受益于修复电路的插入。本发明还提供了用于测试堆叠管芯的系统和方法。
用于测试堆叠管芯系统方法

[发明专利]集成电路封装件及其形成方法-CN201910386985.9在审
发明人：余振华;吴志伟;施应庆;卢思维 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-05-10 - 公布日： 2020-05-08 - 主分类号： H01L25/065 文献下载
摘要：方法包括：在晶圆上方堆叠多个集成电路管芯以形成管芯堆叠件。在所述管芯堆叠件上实施接合工艺。所述接合工艺将所述管芯堆叠件的相邻集成电路管芯彼此机械连接和电连接。在所述晶圆上方形成挡块结构。所述挡块结构环绕所述管芯堆叠件。在所述晶圆上方以及在所述管芯堆叠件和所述挡块结构之间形成第一密封剂。所述第一密封剂填充所述管芯堆叠件的相邻集成电路管芯之间的间隙。在所述晶圆上方形成第二密封剂。所述第二密封剂环绕所述管芯堆叠件、所述第一密封剂和所述挡块结构。
集成电路封装及其形成方法

[发明专利]集成电路封装件及其形成方法-CN202310391095.3在审
发明人：余振华;吴志伟;施应庆;卢思维 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-05-10 - 公布日： 2023-06-27 - 主分类号： H01L25/065 文献下载
摘要：方法包括：在晶圆上方堆叠多个集成电路管芯以形成管芯堆叠件。在所述管芯堆叠件上实施接合工艺。所述接合工艺将所述管芯堆叠件的相邻集成电路管芯彼此机械连接和电连接。在所述晶圆上方形成挡块结构。所述挡块结构环绕所述管芯堆叠件。在所述晶圆上方以及在所述管芯堆叠件和所述挡块结构之间形成第一密封剂。所述第一密封剂填充所述管芯堆叠件的相邻集成电路管芯之间的间隙。在所述晶圆上方形成第二密封剂。所述第二密封剂环绕所述管芯堆叠件、所述第一密封剂和所述挡块结构。
集成电路封装及其形成方法

[发明专利]用于测试堆叠管芯的系统和方法-CN201210397946.7有效
发明人：桑迪·库马·戈埃尔;阿肖克·梅赫塔 -专利权人：台湾积体电路制造股份有限公司
申请日： 2012-10-18 - 公布日： 2014-01-29 - 主分类号： G01R31/00 文献下载
摘要：本发明公开了用于测试管芯堆叠件并且插入修复电路的系统和方法，修复电路在启用时补偿管芯堆叠件中的缺陷延迟，具体地，缺陷位于管芯间数据传输路径中。确定管芯内时序裕量值和管芯间时序裕量值以确立管芯堆叠件中的哪个管芯和哪些管芯会受益于修复电路的插入。本发明还提供了用于测试堆叠管芯的系统和方法。
用于测试堆叠管芯系统方法

[发明专利]具有倒置芯片堆叠体的集成电路封装-CN202210973801.0在审
发明人： K·V·瓦拉瓦拉;C·M·杰哈;A·P·柯林斯;O·G·卡尔哈德 -专利权人：英特尔公司
申请日： 2022-08-15 - 公布日： 2023-03-21 - 主分类号： H01L25/18 文献下载
摘要：一种示例性微电子组件，包括：衬底；在衬底之上的桥接管芯；以及在衬底与桥接管芯之间的管芯堆叠体，管芯堆叠体包括逻辑管芯和至少一个存储器管芯，其中，逻辑管芯在至少一个存储器管芯与桥接管芯之间。本公开涉及具有倒置芯片堆叠体的集成电路封装。
具有倒置芯片堆叠集成电路封装

[发明专利]三维集成电路连接结构和方法-CN201210074188.5有效
发明人：汲世安 -专利权人：台湾积体电路制造股份有限公司
申请日： 2012-03-19 - 公布日： 2013-05-08 - 主分类号： H01L23/525 文献下载
摘要：所描述的实施例提供了用于集成电路管芯堆叠件中的管芯的连接结构。管芯堆叠件中的每一个管芯都包括功能电路、可编程阵列和可编程阵列控制单元。通过触发可编程阵列控制单元对管芯堆叠件中的每一个管芯中的相应可编程阵列进行编程，协调信号通路以连接至管芯堆叠件的每个管芯中的相应功能电路，从而使整个器件堆叠件能够满足功能目标。此外，可以通过将控制命令传送至可编程阵列控制单元来绕开管芯堆叠件中的特定管芯。可以绕开管芯，从而满足功能目标并提高合格率和可靠性。本发明还提供了一种三维集成电路连接结构和方法。
三维集成电路连接结构方法

[发明专利]封装结构-CN202010017723.8在审
发明人：陈明发;叶松峯;刘醇鸿;史朝文 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-01-08 - 公布日： 2020-12-29 - 主分类号： H01L25/065 文献下载
摘要：一种封装结构包括多个堆叠式管芯单元及绝缘封装体。所述多个堆叠式管芯单元彼此上下堆叠，其中所述多个堆叠式管芯单元中的每一者包括第一半导体管芯、第一结合芯片。所述第一半导体管芯具有多个第一结合垫。所述第一结合芯片堆叠在所述第一半导体管芯上且具有多个第一结合结构。所述多个第一结合结构通过混合结合而结合到所述多个第一结合垫。所述绝缘封装体包封所述多个堆叠式管芯单元。
封装结构

[发明专利]具有多层的解聚集的堆叠的半导体管芯架构-CN201880062647.3在审
发明人： E.伯顿 -专利权人：英特尔公司
申请日： 2018-01-03 - 公布日： 2020-05-08 - 主分类号： H01L25/065 文献下载
摘要：描述了具有一个或多个基础管芯的堆叠的半导体管芯架构以及形成这样的架构的技术。堆叠的半导体管芯架构可以被包括在半导体封装中或用于形成半导体封装。堆叠的半导体管芯架构可以包括：（i）一个或多个基础管芯（例如，至少一个解聚集的基础管芯、至少一个单片基础管芯等）；以及（ii）载体晶片，其具有嵌入在该载体晶片中的多个堆叠的半导体管芯，其中载体晶片位于一个或多个基础管芯上，并且其中一个或多个互连结构（例如，导线、凸块、微凸块、柱等）将一个或多个基础管芯耦合到载体晶片和/或堆叠的半导体管芯。
具有多层解聚堆叠半导体管芯架构

[发明专利]管芯二次模制堆叠的半导体封装-CN202010209174.4在审
发明人： F·本;Y·徐;J·张;Y·蔡;T·洛坦恩;W·格伦南;H·I·金 -专利权人：英特尔公司
申请日： 2020-03-23 - 公布日： 2020-10-27 - 主分类号： H01L25/065 文献下载
摘要：本文描述的实施例提供了包括被包封在多重模制化合物中的多个管芯的半导体封装。在一个示例中，一种半导体封装包括：处于衬底上的第一管芯或管芯堆叠体；包封衬底上的第一管芯或管芯堆叠体的第一模制化合物；处于第一模制化合物上的第二管芯或管芯堆叠体；以及包封第二管芯或管芯堆叠体以及第一模制化合物的至少一部分的第二模制化合物在这一示例中，第一管芯或管芯堆叠体使用第一引线接合部电耦合到衬底，并且第二管芯或管芯堆叠体使用第二引线接合部电耦合到衬底。此外，第一模制化合物包封第一引线接合部，并且第二模制化合物包封第二引线接合部。此外，第二管芯的占据区域与第一管芯的占据区域重叠。
管芯二次堆叠半导体封装

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